Platine dessinée avec prise en compte des remarques ci-dessus.
J’ai été obligé de la faire en double face et elle mesure 45mm x 45mm. J’ai essayé autant que possible de limiter les pistes côté composants de manière à les câbler avec des fils.
Une petite vue en 3D
Franchement, JP, vous avez un réel problème d’attention ou de concentration. C’est « Vee » et non pas « Vss » qui devrait plutôt figurer sur la sérigraphie de la plaquette.
Ah!
Pas d’accord, c’est bien VEE pour les CD4053, mais cette borne sera à relier par un fil sur le VSS de la platine principale.
Veuillez alors m’excuser pour cette impertinence. Étant donné que le schéma principal final n’est pas encore publié, je n’ai pas le moindre du monde entrevu cette possibilité.
A la réflexion, je vais l’appeler VEE, idem sur la platine principale, comme ça, ça met tout le monde d’accord 
.
Au fait, est-ce l’essai a été fait en réel avec un transistor?
Si validation, je transcrirai sur le PCB.
J’ai commandé 5 platines DAC 4-bits chez EasyEda pour 15 euros et des bananes port compris. Livraison dans 1 mois…
J’ai fourni le ZIP des fichiers gerber et drill.
Un aperçu (preview EasyEda) de ce que ça va donner 
J’ai terminé le schéma sous Diptrace. Je terminerai le routage du PCB demain.
@JP : prévoyez de raccorder à la masse les entrées de l’amplificateur inutilisé du TL084.
Bonjour Gérard,
Pas de pb pour raccorder l’aop inutilisé à la masse.
Par contre, je viens de me rendre compte que je n’ai pas laissé le choix pour la source 5V entre TL431 et LM317/337. Ce sera fait
Autre chose : est-ce que je reprends la partie « transistor en essai » et les sortie valeurs absolues du schéma LTspice V5.4.1?
je suis un peu perdu là avec toutes ces différentes versions et je pense que les lecteurs qui suivent ce sujet le sont au moins autant que moi… :mrgreen:
Il faudra d’ailleurs refaire une synthèse de tout ce post avec une version définitive du projet.
A te lire
JP
Bonjour à tous.
Merci JP pour cette intention car je souhaite bien sûr que vous me rétrocédiez un exemplaire des circuits imprimés que vous ferez faire.
Tout d’abord les détecteurs de valeur absolue, le schéma a donné de bons résultats en simulation autant le conserver.
L’alternative serait de le remplacer par le montage inverseur de signe +/- proposé par le sieur sylvanus. Il nécessite moins de composants mais l’inversion de signe doit être asservie à la commutation NPN/PNP.
Par rapport au schéma 5.4.1 de la page 6 de ce fil de discussion, j’ai noté sur le schéma inclus dans votre dernier message que vous aviez ajouté le circuit de compatibilité avec les entrées d’un éventuel µC (cellules avec R29, R60, D1, D2) qui avait été préconisé sur le schéma V2 corrigé en page 3. C’est une très bonne initiative que de l’avoir exhumé car c’est une protection contre les tensions négatives qui seraient létales pour les entrées d’un µC.
En aparté : si vous le souhaitez, je pourrai vous poster des résistances de 10k? et 100k? à 1% nécessaires pour les détecteurs. Cependant, elles ne seront pas neuves car récupérées sur des épaves.
Maintenant le circuit « transistor en essai ». Pas grand chose à dire sauf qu’il faut prévoir la commutation de résistances déterminant la gamme de courants Ib appliqué au transistor. Et probablement aussi pour commuter le gain du circuit amplifiant la tension prélevée sur le shunt de 1 ohms qui représente le courant collecteur du transistor en test.
Sinon Il serait bon de protéger les transistors de sortie de la rampe Vce contre un court-circuit éventuel du transistor en test. Le schéma singé sur le LH0002 s’y prête particulièrement bien et cela ne nécessite que 2 transistors de mieux et éventuellement 2 résistances pour protéger leur jonction base/émetteur:
Il n’y a qu’une seule solution, établir un schéma global avec toutes les fonctionnalités dessinées, ce qui permettra d’apporter plus efficacement les inévitables retouches.
Ouf!
Je vais essayer de synthétiser tout ça…
Bien évidemment, un PCB gravé sera réservé (offert avec grand plaisir) aux Sieurs Raffou et Sylvanus
j’ai routé en double face mon dernier schéma publié, et même en double trace, ça commence à être chaud à router…
Juste une observation concernant les pastilles connectées au plan de masse.
Est-ce que le logiciel de dessin est capable de détourer partiellement les pastilles en question (pastille de droite sur l’image)? C’est ainsi beaucoup plus facile de souder le composant avec un fer de puissance réduite et ça évite de le surchauffer avec un fer plus puissant.
Oui, c’est possible et c’est fait
Le perfectionniste est de retour…
Je sais bien que c’est la première tentative d’implantation et de routage mais est ce bien voulu? Certaines puces sont pourvues de pastilles oblongues bien grasses alors que d’autres sont affublées de rondes avec un anneau de cuivre bien maigrichon.
Cette observation est aussi valable pour les pastilles de certains composants passifs, la densité du « chevelu » n’exige pourtant pas de diminuer la surface de cuivre des leurs pastilles pour que tous les fils puissent être routés. Peut-être ce dernier souci est-il dû aux empreintes standards de certains composants qui mériteraient alors d’être retouchées.
Exact Mister Perfect!
Les composants à pastilles larges ont été retouchés. Les pastilles maigrichonnes sont les empreintes d’origine que je retouche généralement.
Mais là, c’est un 1er jet pour voir ce que ça donnait au point de vue implantation car d’habitude avant la gravure, j’élargis aussi les pistes.
En plus, le typon n’est pas encore définitif suivant les ajouts à faire sur le schéma.
Bonsoir à tous.
Réflexion faite, c’est stupide de laisser un des quatre amplificateurs du TL084 inutilisé surtout qu’une amélioration qui serait susceptible de l’employer avait déjà été simulée avec succès.
Cette dernière modification permet de rendre le courant Ib complétement indépendant de la tension Vbe du transistor en test. Si jamais elle n’apportait aucune amélioration tangible ou pire foutait le souk, il serait facile de la rendre inopérante en remplaçant la résistance R24 par un court-circuit ou une résistance de valeur quasi nulle :
Avec ce dernier schéma est inclus un commutateur rotatif S2 à 12 positions permettant de choisir le courant le courant Ib entre 1 µA et 20 mA, ainsi qu’un second commutateur S3 à 3 positions pour sélectionner la valeur du shunt de mesure en fonction du courant collecteur du transistor en test.
Ce premier commutateur permet de sélectionner la résistance ou la combinaison d’icelles qui sera insérée entre le générateur de marches d’escalier et la base du transistor à tester. Les valeurs des résistances sont directement issues d’un premier article d’Électronique et Loisir déjà mentionné dans les toutes premières pages de ce fil, les résistances impliquées d’ailleurs portent d’ailleurs les mêmes références numériques pour plus facilement s’inspirer du circuit imprimé paru dans l’article suivant de cette publication.
Le second comporte 4 circuits dont les contacts d’une même position ont été parallélisés (sur le schéma ci-dessus) pour minimiser leur résistance.
Bonjour à tous,
Le projet n’est pas abandonné mais je rencontre des problèmes avec ma CAO Diptrace :mrgreen:
Ma version gratuite est limitée à 500 pins et j’ai presque atteint ma limite. :mrgreen:
Je vais être obligé de séparer le montage en 2 platines (en fait, il y aura 4 platines si on compte le pseudo DAC et la platine d’alimentation).
Je termine d’abord mon projet d’alimentation symétrique et je me remets ensuite sur celui-ci.
D’ailleurs, grâce à notre ami Raffou, je vais être obligé de modifié le titre du sujet en : « Traceur de courbes de luxe »
Bonsoir,
Après avoir cherché dans mes fonds de tiroir j’ai retrouve cette logique programmable CPLD de chez Lattice Semiconducteur elle n’est pas recente mais efficace
Programmable in situ par un programmeur branche en permanence (cout 16 euros)
presque totale liberté d’attribuer les broches (PLCC 44 broches pas 2,54 mm
logiciel de developpement gratuit
language simple (plus simple que VHDL ou VERILOG) qui decrit parfaitement les fonctions è realiser
circuits peu chers
Le principe est de dessiner un top level qui decrit les elements de la fonction à realiser
ici 3 circuits
prediv est un prediviseur qui permet d’adapter la frequence du quartz au balayage (1…255)
count un compteur decompteur de 256 pas
step un compteur decompteur de 1a16 pas programmable parcodeur BCD
On compile 10 secondes on charge 11secondes et le circuit est prets à fonctionner
La programmation donne beaucoup de souplesse et de rigueur, pas de gadgets inutiles ,pas de circuits à refaire
Bien sur je reste à votre disposition pour vous aider
Bon courage
Sylvanus
Suite fichiers descriptifs
predivision
compteur 256 bits
compteur step
OUF…
Bonsoir Sylvain,
Bon, je ne suis pas surpris de ta démarche, tu m’en as déjà longuement parlé par téléphone. La voilà mise en œuvre et elle me plait au point que je vais me lancer dans la programmation des FPGA dès la rentrée, avec ton aide bien entendu.
Par contre, il y a un problème avec ton analyse fonctionnelle. Les steps Ib doivent s’incrémenter au départ de la rampe montante.
Sur tes relevés graphique, les steps le sont sur la rampe descendante. Ça ne doit pas être un problème à modifier.
Il te reste à câbler la partie analogique à présent.
Doctsf (Modèles & Marques)
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