Traceur courbes transistors fonds de tiroirs (de luxe)

Voici un exemple de réalisation publié à l’origine dans Electronique et Loisirs n° 52 et 53.
Il est largement commenté et consultable ici :* 1ère partie : schema-electronique.net/2012 … stors.html

Ce montage n’est pas parfait car le courant collecteur est estimé d’après le courant émetteur ce qui implique empiriquement que le transistor à tester ait au moins un ? plus grand que 10. D’autre part la chute de tension dans la résistance de mesure du courant « collecteur » devrait être suffisamment insignifiante pour être ignorée devant la tension appliquée sur la base et celle mesurée sur le collecteur du transistor à tester.

Bonjour,
En rajoutant un inverseur double, on peut tester les JFET et MOSFET à enrichissement ou appauvrissement.
C’est pas compliqué, je l’ai fait.

@Alayn91
Exact, mais ça reste un schéma de simulation impossible à trop charger pour la lisibilité.
@Roger
VCE, c’est un label pour insérer un point de mesure. VCE est égale à V-Rampe (généré par le signal triangulaire) - chute de tension dans R28.
@Raffou
Effectivement, vous avez raison, on peut mettre une résistance de plus forte valeur pour R_charge, je me suis un peu pris les pieds dans la moquette pour le coup :mrgreen:

Et pour Roger, les 2 signaux générés pour le balayage en image.

Rampe_Steps_CD4516.jpg

En parallèle, je développe une appli sous python pour visualiser les courbes. C’est une première ébauche à mon avis très prometteuse.
Le montage sur la carte arduino comporte 2 AOP, une poignée de résistances. Le transistor en test est un 2N2222.
L’arduino fabrique la rampe et le signal en marches d’escalier pour polariser le transistor.
2 ports analogiques servent à mesurer les signaux IC et VCE envoyés sur le port série et récupérés par python pour analyse et mise en forme.
Les courbes de caractéristiques sont un peu crades car aucune valeur n’est lissée.

essai python arduino.jpg

Bonjour,

Dernière mouture du testeur version NPN. L’alimentation passe d’une alimentation symétrique à une alimentation simple et modif transistor sortie rampe.
Il me reste à faire la version PNP et surtout de voir pour une inversion simple PNP / NPN
Testeur NPN.jpg

Bonjour à tous,
Avancement de mon étude théorique du schéma.
J’ai un peu (beaucoup) galéré pour trouver un solution d’inverseur NPN / PNP mais le schéma fourni par Laurent (lolo17) m’a mis sur la voie.
Il suffisait d’alimenter les bascules JK avec une alimentation symétrique +/- et d’aiguiller les signaux avec des diodes. Par contre, il m’a fallu bidouiller les directives spice de mes modèles car les circuits logiques n’acceptaient pas une tension négative :mrgreen:
J’ai gardé mes rampes générées avec 2 CDA R2R (une rampe positive et une négative)
La sortie se fait à travers un AOP qui attaque un push-pull complémentaire.
Ci-dessous une capture d’écran des rampes générées avec 3 valeurs de résistance.

Simulation courant de base pour PNP NPN.jpg

J’avais pourtant mentionné dans mon dernier message des liens vers un article paru à l’origine dans Electronique et Loisirs n° 52 et 53, le traceur de courbes objet de cet article aurait pu être une bonne source d’inspiration pour solutionner ces problèmes de commutation de types de transistor.


Source : schema-electronique.net/2012 … rs_18.html

Dans son n°368 de Février 2009, Elektor a proposé un schéma similaire mais plus élaboré tout en restant simple, les contacts de relais assurant la commutation NPN/PNP dans le schéma ci-dessus ont été remplacés par :* des switches analogiques pour commuter la polarité des signaux coté élaboration des rampes de tension,

  • des amplificateurs redresseurs double alternance sans seuil.

Un amplificateur redresseur pour la mesure du courant collecteur et un autre pour la mesure de la tension collecteur, ainsi les deux signaux à destination de l’oscilloscope sont toujours positifs quelque soit la polarité des rampes appliquées sur le transistor en test.

Mais dans mon cas précis, ce schéma ne me convient pas, et ma solution a été d’alimenter les circuits logiques avec une tension symétrique, ce qui n’est pas le cas dans le schéma ci-dessus.
A terme, l’inversion PNP / NPN se fera avec un simple inverseur double. Je veux absolument me servir de CNA R2R et pas recopier bêtement un schéma paru dans une revue mais toutefois, merci pour les schémas. :wink:

J’avais bien compris que vous souhaitiez conserver les réseaux R2R et les schémas pour lesquels j’attirais votre attention étaient tout à fait adaptables pour générer les tensions requises à partir de ces réseaux.

La solution que vous avez retenue nécessite de dupliquer le réseau R2R, d’alimenter la logique CMOS avec une tension symétrique et d’insérer quelques diodes, ce qui fait pas mal de composants au final.
Je vous propose ce schéma de principe à base du CMOS CD4053 pour atteindre exactement le même objectif avec les particularités suivantes :* Un seul réseau R2R, pas besoin de le dupliquer, les diodes sont superflues !

  • La logique CMOS reste alimentée comme elle l’était avant par une seule tension positive, il n’y a que la patte VEE du CD4053 qui nécessite d’être connectée à l’alimentation négative.

L’inverseur S1 permet de choisir le type NPN/PNP en inversant la tension envoyée sur le réseau R2R (± 5 volts sur ce schéma de principe). Les entrées A, B et C du CD4053 doivent être connectés sur le compteur de marches (CD4027), les switches CMOS effectuent alors la translation des tensions à appliquer aux entrées du réseau R2R.

Merci Raffou,

Pour la tension symétrique, je vais en avoir besoin de 2 x 15V pour les AOP de sortie et je ferai les tension des cmos avec 2 zener.
Effectivement, ça fait beaucoup de résistances et de diodes mais ça reste des composants très peu cher et faciles à router sur un PCB.

Je vais tester illico le schéma ci-dessus sur mon simulateur préféré (obligé en ce moment car pas d’atelier disponible) :mrgreen:
Je vous tiens au courant, pour ceux que ça intéresse.

Edité à 9h40 :
Non sans mal, j’ai réussi à simuler la solution de raffou. Aucun modèle spice pour le CD4053 n’existant, j’ai fait la simulation avec un modèle de DPDT.
Bon, effectivement comme on pouvait s’y attendre, ça fonctionne plutôt bien et ça enlève tout une floppée de résistance et de diodes.
Par contre je n’ai pas de CD4053 dans mes tiroirs, alors pour l’essai en réel, ça va être compliqué… :mrgreen:

Et comme d’habitude, une petite capture d’écran :wink:

Bonjour.

Le CMOS CD4053 peut supporter le ±15 volts prévu pour l’alimentation des amplis OP, le datasheet donne +18 volts max pour VDD et -18 volts max pour VEE. Si vous avez prévu d’alimenter les compteurs et le 555 par une tension plus faible, 5 volts par exemple, pour pouvez insérer des translateurs de niveau comme ceux du boitier CD40109 (×4) ou CD4514 (×6) entre la sortie des compteurs et les commandes A, B et C des switches.

Ce même schéma peut être aussi employé pour le compteur générant le signal en dents de scie, il nécessitera cependant 3 boitiers CD4053 avec un compteur sur 8 bits (voir jusqu’à 9 bits) mais pas besoin d’un deuxième inverseur pour la commutation NPN/PNP, les entrées X1, Y1 et Z1 des switches pourront être connectées sur le commun de l’inverseur S1 existant.

Bonjour,
Merci pour tous ces renseignements… :smiley:
Je vais finir par la terminer cette usine à gaz…
Edité à 16h50

Voilà, grâce aux conseils avisé de raffou et d’un schéma de lolo17, je sis presque venu à bout du schmilblick :slight_smile:
Il me restera à faire après coup la modif suggérée par raffou pour les sondes de l’oscillo.
Je vais voir dans mon fourbi si j’ai tous le cmos dont j’ai besoin mais je me doute que je n’ai pas grande richesse car j’ai surtout énormément de TTL.

Pour finir, voici le schéma sous LTspice et les courbes de 2 modèles transistors.
testeur trans npn pnp.jpg
2N2905 et 2N222.jpg

Bonsoir.

Juste quelques remarques sur ce schéma version 2.

Au sujet du 555 : * connecté entre les rails VSS (V5, -12 volts) et VCC (V4, +12 volts), il se retrouve alimenté en 24 volts alors qu’il ne supporte théoriquement que 18 volts. Le simulateur serait donc passé outre sans émettre une alerte ?

  • A moins que le 555 soit en version CMOS, la version commune avec transistors à jonctions nécessite sur sa sortie une résistance de tirage au Vcc pour être pleinement compatible avec les niveaux CMOS.

Au sujet des CD4516 : * Semblent être alimentés entre VDD (V1, +5 volts) et VGND (V2, -5 volts), alors comment le simulateur peut-il accepter que ces circuits subissent une amplitude du signal d’horloge supérieure à celle de leur alimentation ?

Au sujet des CD4027 : * Les sorties Q/ sont connectées à la masse alors qu’elles devraient être en l’air, même doute au sujet du simulateur.

Au sujet des amplificateurs de rampe : * Il serait plus approprié de connecter le point chaud des résistances de contre-réaction R8 et R30, non pas sur les sorties des TL071 mais sur les émetteurs de Q1/Q2 pour la première et de Q3/Q4 pour la seconde.

Il subsiste donc un cafouillage avec les tensions d’alimentation. Pour que le schéma à base de CD4053 puisse fonctionner correctement, il faudra vous résoudre à abandonner l’alimentation symétrique des compteurs CMOS qui était indispensable au fonctionnement des versions ultérieures (à diodes) mais qui est maintenant devenue perturbatrice :* Le 555 et les compteurs devront être alimentés par la même tension unique (entre masse et VDD).

  • Les CD4053 devront être alimentés par la même tension symétrique que les amplificateurs de rampe (VCC sur la broche 16, masse sur broche 8 et VSS sur la broche 7).
  • Si VCC = VDD et seulement si, nul besoin des translateurs de niveau déjà évoqués (CD40107 ou CD4504) entre les sorties des compteurs et les entrées A, B et C des CD4053, ces liaisons pourront alors être directe.

En ce qui concerne l’obtention de la valeur absolue de la tension Vbe et du courant Ic :* Cette première valeur Vbe est prélevable au niveau de l’étiquette « VCE » du schéma. Cette tension étant conséquente, le signal en sortie du redresseur sans seuil associé ne nécessite aucune amplification.

  • Pour la seconde information, celle concernant le courant Ic, le plus simple est de prélever la tension aux bornes de R33 (1 ?). Cette tension étant relativement faible, le redresseur sans seuil associé devra avoir un gain suffisant pour que la tension sur sa sortie soit à un niveau correct (voir commentaires des figures 3 et 4 de cette page du site de Kudelsko).

Bonjour,
Et bien! ça en fait des conneries :mrgreen:
Je vais de ce pas mettre vos remarques en œuvre.
Ben non, le simulateur ne m’a pas alerté, mais c’est quand même à moi de faire gaffe.
Je ferai un retour sur les modifications en cours de journée
Encore merci pour vos remarques et correctifs…

Edité à 12h30

Correctifs effectués et ça fonctionne. Pour simplifier, j’ai mis VDD et VCC à 12V. En fait, VDD ne sert pas sur le schéma, mais il est référencé dans les modèles Cmos et j’ai dû le garder.
J’ai retiré les alimentations symétriques des Cmos et du 555 donc, pas besoin de CD40107 ou CD4504 et ça m’arrange car je n’ai pas trouvé de modèles spice pour ces circuits.

testeur trans npn pnp version corrigée.jpg

Quelques précisions au sujet de l’obtention de la valeur absolue de la tension Vbe et du courant Ic :

  • Cette étape n’est pas indispensable mais elle est bien pratique car elle permet d’éviter l’inversion des courbes entre transistors NPN et PNP à l’affichage sans nécessiter une commutation à action manuelle.
  • Bien que vous ne souhaitiez pas recopier bêtement le schéma d’une revue, il peut être avisé de s’inspirer des meilleures solutions employées et l’article d’Elektor précité à l’origine de cette amélioration de présentation des courbes est riche d’enseignements sur la manière de procéder.[list][*]La tension Vce est appliquée directement en entrée du redresseur sans seuil (à gain unitaire) puis atténuée en sortie de 50% pour que l’amplitude du signal redressé reste compatible avec une entrée analogique de µC (Arduino…). Une diode zener est même insérée en // sur la sortie de l’'atténuateur pour limiter l’amplitude maximale à ? 5 volts et par la même occasion court-circuiter toute inversion de tension accidentelle à -0,6 volt.
  • Le courant Ic est prélevé pareillement sous forme de tension aux bornes d’une résistance de 1 ? entre émetteur du transistor en test et masse, on obtient donc 1mV/mA sur le point chaud de cette résistance. Cette tension relativement faible est ensuite redressée par le second redresseur sans seuil (toujours à gain unitaire), puis amplifiée par 10 pour obtenir 10 mV/mA. L’amplitude maximale en sortie est aussi contrôlée par une autre zener.
    [/:m][]Pour simplifier et surtout singer le moins possible la méthode utilisée par Elektor pour formater les valeurs absolues des signaux observés, l’atténuateur peut être éliminé si l’on fixe le gain du premier redresseur à 0,5 et l’amplificateur suiveur de gain 10 n’est plus nécessaire si cette amplification est assurée par le second redresseur lui même, c’est juste une simple question de rapport de valeurs de résistances.[/*:m][/list:u]

Concernant le redressement double alternance sans seuil, ici l’article original d’Electronique Pratique dont la page du site de Kudelsko se prévalait (page 126 d’Electronique Pratique n° 100).

Ci-dessous, l’essentiel de cet article avec retouches : (numérotation des résistances de la figure 3 et correction de la coquille sur la figure 4).* Pour un gain unitaire du redresseur valeur absolue de la figure 3 : R2/R1 = R5/R4 = 1

  • Pour un gain quelconque du redresseur de cette même figure : G = (R2 × R5) ÷ (R1 × R4)

EP100.GIF

J’ai pas résisté à la tentation!

V3.GIF

:smiley: :smiley: :smiley: :smiley:
J’en demandais pas tant, mais je suis RAVI:stuck_out_tongue:

Bonjour à tous,
Revoilà encore le « casse c…es » avec son traceur de courbes à 2 balles… :mrgreen:

J’ai simulé les dernières modifications de l’ami raffou et ça fonctionne du feu de Dieu :smiley:

Comme d’habitude, je vous mets le schéma de la simulation et les courbes générées en images.

J’ai encore une petite :bulb: que je n’arrive pas à concrétiser et d’ailleurs, - est-ce possible - :
Je voudrais virer le 555 et me servir de la 4ème bascule JK CD4027 non utilisée en astable.

Qui aurait une petite idée pour ça mais malgré tout, je continue à chercher

testeur trans npn pnp 02_03_2017.jpg
2N2222 et BC327.jpg

Pourquoi D3 et D4 alors que le 4516 dispose d’un Carry In ?

Yves.

Exact! bien vu.
C’est dû à un copié collé d’une version antérieure avec d’autres compteurs sans C.In et il me fallait une porte logique « OU » pour propager le signal d’horloge. :mrgreen:

La modif est faite…

Merci pour la remarque.